Инженерная практика и опыт подбора команды разработки Дуюань Электроникс: высокоскоростные интерфейсы, обработка радиолокационных и коммуникационных сигналов, гетерогенные вычислительные платформы и импортозамещение — поможем избежать лишних шагов при подборе кристаллов и реализации решения.
Фазированная решётка наводится на цель электронно, без подвижных частей. Основная нагрузка — не антенна, а задняя часть: каждый канал отражённого сигнала должен одновременно выполнять цифровое формирование луча, сжатие импульса и обнаружение цели. В статье эта цепочка разбирается на считаемые скорости данных и бюджеты ресурсов, а также показано построение на платах FPGA.
«Наилучшая попытка» стандартного Ethernet недостаточна в промышленном управлении: большая передача файла на том же кабеле может задержать кадр управления движением на миллисекунды. TSN (Time-Sensitive Networking, IEEE 802.1) добавляет синхронизацию времени, планирование по времени и прерывание кадров, превращая Ethernet в предсказуемую и вычислимую сеть. Статья разбирает это в цифрах и показывает внедрение на платах FPGA.
Когда четыре камеры линии целиком передаются на центральный сервер для детекции, не хватает полосы и не сжимается задержка. Правильнее: захват, предобработка и вывод выполняются на самой плате, наружу идут только результаты и сжатая превью. Статья делит краевую бортовую ИИ-архитектуру на роли PS/PL, с бюджетом полосы и путём развёртывания модели.
Исходный проект использует Xilinx Zynq-7000 (XC7Z020) для гетерогенной схемы ARM-софт плюс FPGA-реалтайм-логика, и теперь его нужно локализовать. Значит ли смена чипа полный переписывание проекта или только локальные правки? Статья делит миграцию HWD7Z020 (совместим с XC7Z020) на PBC7Z020G/021G на три слоя — софт PS, логика PL, загрузка и BSP — и разбирает реальный объём изменений, переиспользуемые части и точки риска.
Когда сходятся несколько высокоскоростных АЦП, радарные лучи или видеопотоки, медный кабель упирается в потолок уже через несколько метров, а PCIe не выходит за пределы корпуса. Правильный бэкенд — напрямую управлять SFP+/QSFP трансиверами GTX/GTH внутри FPGA, разгрузить MAC и стек IP/UDP на кристалле и отправлять по волокну только полезную нагрузку на линейной скорости. В статье разобраны линейная скорость 10G/25G, полезная нагрузка UDP, бюджет линии и разделение задач внутри FPGA.
Цветной УЗИ-зонд на 128 каналов оцифровывает каждый канал 12-битным АЦП на 40 Мвыб/с, и исходная скорость данных составляет около 7,7 ГБ/с — такой объём процессор не примет, не то что построит изображение в реальном времени. Правильный путь: формирование луча, детекция огибающей и прореживание выполнить сначала внутри FPGA, а хосту отдать лишь сжатые данные изображения. В этой статье цепь из 128 каналов разбирается по этапам, считается бюджет скорости данных на каждом шаге и объясняется, что именно делает FPGA между ними.
FPGA-плата, которая отлично работает в лаборатории, падает на производстве — плывёт температура, разъёмы расшатываются, не проходит ЭМС. Промышленные FPGA-платы должны стабильно работать от -40°C до 85°C, выдерживать вибрацию 5g и проходить тесты ЭМС по IEC 61000. В этой статье разбираем тепловые градиенты, вибрационное усиление, ЭМС-экранирование и как выбрать плату, которая реально выдержит эксплуатацию.
PCIe периодически рвётся, JESD204B не захватывает синхронизацию, видеолиния мерцает — часто дело не в RTL-коде, а в дизайне тактирования. Высокоскоростные трансиверы FPGA чрезвычайно чувствительны к джиттеру опорного такта, и каждый уровень тактового дерева от генератора → тактового буфера → глобальной тактовой сети FPGA добавляет джиттер. В этой статье объясняется, как рассчитать бюджет джиттера, построить тактовое дерево и избежать типичных ошибок.
Суть программно определяемого радио (SDR): оцифровать радиочастотный сигнал как можно раньше, а обработку передать FPGA. Типовая цепь широкополосного SDR-фронтенда: антенна → УВЧ → смеситель → АЦП → FPGA (DDC + БПФ + демодуляция). В этой цепи полоса пропускания трансиверов FPGA, буферизация DDR и вычислительная мощность DSP определяют, какую мгновенную полосу вы сможете обработать.
Самая частая ошибка при выборе FPGA: сначала выбрать модель чипа, а потом подгонять требования, или смотреть только на цену без запаса ресурсов. Правильный порядок: сначала определить потребность в полосе (число пар трансиверов) → затем посчитать логические ресурсы (LC/DSP) → выбрать самую дешёвую плату, которая удовлетворяет обоим пунктам. В этой статье основная линейка продукции Duyuan сведена в матрицу выбора.
Свяжитесь с отделом разработки для получения технических материалов и консультации по подбору под ваш проект.
Контакты · +86 18621324348