Один АЦП 14 бит 250 Мвыб/с требует более 30 дифференциальных пар LVDS; выше 1 Гвыб/с параллельная разводка становится невозможной. JESD204B/C собирает эти провода в несколько высокоскоростных последовательных линий — ценой пересчёта параметров канала, тактирования и детерминированной задержки. В статье разобраны L/M/F/K, SYSREF, бюджет джиттера и потери в PCB-тракте.
Восемь плат сбора должны выровнять точки выборки на одной оси времени с точностью ±50 нс. NTP этого не может, а приёмник GPS не помещается в шкаф. В статье разбираются роли часов IEEE 1588 PTP, место аппаратной метки времени, участие коммутатора и бюджет погрешности — с полным путём настройки от обычных часов до прозрачных.
«Наилучшая попытка» стандартного Ethernet недостаточна в промышленном управлении: большая передача файла на том же кабеле может задержать кадр управления движением на миллисекунды. TSN (Time-Sensitive Networking, IEEE 802.1) добавляет синхронизацию времени, планирование по времени и прерывание кадров, превращая Ethernet в предсказуемую и вычислимую сеть. Статья разбирает это в цифрах и показывает внедрение на платах FPGA.
Когда сходятся несколько высокоскоростных АЦП, радарные лучи или видеопотоки, медный кабель упирается в потолок уже через несколько метров, а PCIe не выходит за пределы корпуса. Правильный бэкенд — напрямую управлять SFP+/QSFP трансиверами GTX/GTH внутри FPGA, разгрузить MAC и стек IP/UDP на кристалле и отправлять по волокну только полезную нагрузку на линейной скорости. В статье разобраны линейная скорость 10G/25G, полезная нагрузка UDP, бюджет линии и разделение задач внутри FPGA.
PCIe периодически рвётся, JESD204B не захватывает синхронизацию, видеолиния мерцает — часто дело не в RTL-коде, а в дизайне тактирования. Высокоскоростные трансиверы FPGA чрезвычайно чувствительны к джиттеру опорного такта, и каждый уровень тактового дерева от генератора → тактового буфера → глобальной тактовой сети FPGA добавляет джиттер. В этой статье объясняется, как рассчитать бюджет джиттера, построить тактовое дерево и избежать типичных ошибок.
На отладочных платах FPGA всегда не хватает интерфейсов: нужен высокоскоростной АЦП, оптический модуль или LVDS-датчики — и не хочется каждый раз перепроектировать печатную плату. FMC (FPGA Mezzanine Card, стандарт VITA 57) решает это: одна несущая плата + библиотека стандартных модулей, меняете модуль — меняется интерфейс. В этой статье разбираем LPC vs HPC, бюджет выводов и типовые конфигурации модулей.
Счёт по полосе PCIe сложнее, чем цифра в даташите—теоретическая полоса, кодирование, накладные расходы протокола, эффективность DMA и узкое место DDR съедают обещанные «16 ГБ/с». В статье разбираются Gen3 x4/x8/x16 вплоть до согласования с DDR и DMA и даётся повторяемая методика оценки чистой полосы.
Предисловие: AMD Alveo V80 построена на адаптивной SoC-архитектуре Versal HBM XCV80 — это высокоуровневая серверная плата ускорения для высокополосных, высокопроизводительных, крупномасштабных параллельных вычислений в дата-центрах, широко применяемая в HPC, количественных финансах, анализе больших данных и сетевом ускорении. V80 использует новейшую архитектуру Versal HBM со строго версионно-зафиксированными средами разработки. Стандартизированное развёртывание предшествующих драйверов, инструментальных цепочек и базовых фреймворков является ключевой предпосылкой стабильной инженерной компиляции, отладки на плате и аппаратной разработки в дальнейшем.
