FPGA-платы / SoM / Индивидуальный дизайн / Интеграция IP
info@profpga.net +86 18621324348
Главная/Блог

Прикладная практика

Прикладная практика

Конвейер обработки сигналов на FPGA: как собрать FIR, БПФ и DDS в логике

FPGA signal processing is fundamentally different from CPU work — a CPU runs one instruction per sample, while an FPGA produces one result per clock cycle. How to build FIR without stalling the pipeline, how many FFT points you actually need, and how to configure the DDS phase accumulator — this article walks through the RTL implementation and resource budget for three core modules.

2026-11-10·Подробнее →
Прикладная практика

Бюджет питания FPGA-платы и проектирование многорельсового питания: DC-DC, LDO и как считать энергопотребление

FPGA-плата уровня Kintex-7 обычно требует 5–8 различных напряжений питания: от 1,0 В ядра до 3,3 В I/O, токи от сотен мА до десяти ампер. Многие инженеры покупают FPGA-плату, подключают 5 В и запускают — только чтобы обнаружить, что плата горячая на ощупь, или АЦП выдает сплошные паразитные составляющие. В статье разбираем бюджет питания, выбор DC-DC vs LDO и проектирование многорельсового питания.

2026-11-06·Подробнее →
Прикладная практика

Как оценить IP видеокодеков: компромиссы по полосе, задержке и качеству между аппаратным и программным кодированием H.264/H.265

Любой видеопроект упирается в выбор кодека: четырёхканальный ститчинг 1080p нуждается в стриминге, массив камер — в обратной передаче, машинное зрение — в хранении. Аппаратный IP кодека или soft-ядро? Какой битрейт держит картинку чёткой? Удержится ли задержка в пределах одного кадра? В этой статье мы переводим компромиссы по полосе, задержке и ресурсам между аппаратным и программным кодированием в понятную систему расчётов для выбора.

2026-10-29·Подробнее →
Прикладная практика

Обработка сигналов фазированной антенной решётки: многоканальное формирование луча и сжатие импульсов на FPGA

Фазированная решётка наводится на цель электронно, без подвижных частей. Основная нагрузка — не антенна, а задняя часть: каждый канал отражённого сигнала должен одновременно выполнять цифровое формирование луча, сжатие импульса и обнаружение цели. В статье эта цепочка разбирается на считаемые скорости данных и бюджеты ресурсов, а также показано построение на платах FPGA.

2026-10-27·Подробнее →
Прикладная практика

Массив камер на плате: как FPGA/MPSoC выполняет реалтайм-ИИ-вывод на краю

Когда четыре камеры линии целиком передаются на центральный сервер для детекции, не хватает полосы и не сжимается задержка. Правильнее: захват, предобработка и вывод выполняются на самой плате, наружу идут только результаты и сжатая превью. Статья делит краевую бортовую ИИ-архитектуру на роли PS/PL, с бюджетом полосы и путём развёртывания модели.

2026-10-23·Подробнее →
Прикладная практика

Практическая замена ZYNQ на отечественный: что меняется при переходе с Xilinx ZYNQ на PBC7Z020G/021G

Исходный проект использует Xilinx Zynq-7000 (XC7Z020) для гетерогенной схемы ARM-софт плюс FPGA-реалтайм-логика, и теперь его нужно локализовать. Значит ли смена чипа полный переписывание проекта или только локальные правки? Статья делит миграцию HWD7Z020 (совместим с XC7Z020) на PBC7Z020G/021G на три слоя — софт PS, логика PL, загрузка и BSP — и разбирает реальный объём изменений, переиспользуемые части и точки риска.

2026-10-22·Подробнее →
Прикладная практика

Медицинская ультразвуковая фокусировка: сигнальная цепь на 128 каналов и бюджет скорости данных

Цветной УЗИ-зонд на 128 каналов оцифровывает каждый канал 12-битным АЦП на 40 Мвыб/с, и исходная скорость данных составляет около 7,7 ГБ/с — такой объём процессор не примет, не то что построит изображение в реальном времени. Правильный путь: формирование луча, детекция огибающей и прореживание выполнить сначала внутри FPGA, а хосту отдать лишь сжатые данные изображения. В этой статье цепь из 128 каналов разбирается по этапам, считается бюджет скорости данных на каждом шаге и объясняется, что именно делает FPGA между ними.

2026-10-20·Подробнее →
Прикладная практика

Как собрать широкополосный SDR-фронтенд: тракт сигнала от АЦП до FPGA

Суть программно определяемого радио (SDR): оцифровать радиочастотный сигнал как можно раньше, а обработку передать FPGA. Типовая цепь широкополосного SDR-фронтенда: антенна → УВЧ → смеситель → АЦП → FPGA (DDC + БПФ + демодуляция). В этой цепи полоса пропускания трансиверов FPGA, буферизация DDR и вычислительная мощность DSP определяют, какую мгновенную полосу вы сможете обработать.

2026-10-15·Подробнее →
Прикладная практика

Склейка четырёх каналов 1080p в вывод 4K: учёт полосы пропускания

Склейка четырёх каналов 1080p в один выход 4K — это не просто «четыре картинки рядом», а учёт полосы: входная полоса, полоса кадрового буфера DDR, полоса масштабирования и выходная полоса — четыре слоя друг на друге. Ошиблись в расчёте — получаете подтормаживание, разрыв кадров или перегрузку DDR. В этой статье посчитаем каждый слой, начиная с тактовой частоты пикселей.

2026-10-12·Подробнее →
Прикладная практика

Промышленное зрение в реальном времени на FPGA: от GigE-камеры до калибровки дефектов

На линии контроля дефектов, от пикселей камеры до сигнала отбраковки, где именно FPGA незаменим? В этой статье сначала подсчитан бюджет пропускной способности всего потока данных, затем разобраны четыре роли FPGA в тракте технического зрения, сопоставлены границы реального времени классических алгоритмов и глубокого обучения, а на примере реальной AOI-станции контроля паяных соединений печатных плат показан воспроизводимый выбор оборудования.

2026-10-08·Подробнее →