Интерфейс JESD204B/C для высокоскоростных АЦП/ЦАП: как считать бюджет канала при переходе с параллельного LVDS
Один АЦП 14 бит 250 Мвыб/с требует более 30 дифференциальных пар LVDS; выше 1 Гвыб/с параллельная разводка становится невозможной. JESD204B/C собирает эти провода в несколько высокоскоростных последовательных линий — ценой пересчёта параметров канала, тактирования и детерминированной задержки. В статье разобраны L/M/F/K, SYSREF, бюджет джиттера и потери в PCB-тракте.
1. Почему системы высокоскоростного сбора отказываются от параллельного LVDS
До 2010 года АЦП общались с FPGA по параллельному LVDS: тактовый сигнал выборки, 6–14 пар данных на канал, синхронизация кадра. Один АЦП 14 бит 250 Мвыб/с занимает 14 пар данных плюс такты кадра и битовых синхросигналов — более 30 дифференциальных пар на корпус. При переходе к преобразователю 1 Гвыб/с 16 бит число выводов резко растёт; требования к согласованию длин дорожек в PCB сжимаются до пикосекунд, и инженеры по разводке, и инженеры по целостности сигналов теряют сон.
JESD204 создан именно для решения этой задачи: параллельные отсоки упаковываются в 8b/10b или 64b/66b последовательный поток через SerDes. АЦП 14 бит 250 Мвыб/с работает на 2–4 парах; JESD204C поднимает скорость линии до 32 Гбит/с, и даже ЦАП 12 бит 6,4 Гвыб/с требует всего 8 пар. Цена: вы должны понимать параметры канала, дерево тактирования и детерминированную задержку. Больше не получится «подключить провода — и заработало», как с LVDS.
2. L/M/F/K/N/N’: сначала посчитайте шесть букв
Любой проект JESD204 начинается с шести параметров, которые сбивают новичков:
| Параметр | Значение | Пример (АЦП 14 бит 250 Мвыб/с) |
|---|---|---|
| L (Lanes) | Число последовательных пар | 4 |
| M (Преобразователи) | Число АЦП/ЦАП в канале | 2 (двухканальный) |
| F (Октетов/кадр) | 8-битных байт в кадре | 1 |
| K (Кадров/мультикадр) | Кадров в мультикадре | 32 |
| N (Биты выборки) | Эффективная разрядность | 14 бит |
| N’ (Биты + управление) | Ширина с учётом overhead | 16 бит |
Скорость линии считается напрямую:
Скорость линии = M × N’ × f_s / L × (1 + кодирование)
Для вышеуказанного АЦП: M=2, N’=16, f_s=250M, L=4:
2 × 16 × 250M / 4 = 2,0 Гбит/с (с 8b/10b ≈ 2,5 Гбит/с).
Сравните с возможностями SerDes вашего FPGA: GTP Kintex-7 до 6,6 Гбит/с, GTH UltraScale+ до 16 Гбит/с, GTY JESD204C до 32 Гбит/с. Неверная скорость линии — причина номер один переделок — многие инженеры копируют рекомендованное значение из даташита АЦП, не пересчитывая от собственного числа линий и частоты дискретизации.
3. Subclass 0/1/2: SYSREF и детерминированная задержка
Три подкласса различаются тем, детерминирована ли задержка от точки выборки до логики FPGA:
- Subclass 0: нет SYSREF; задержка дрейфует с температурой и включением питания. Бесполезно для ФАР и многоканального MIMO.
- Subclass 1: SYSREF периодически выравнивает локальный такт мультикадра приёмника; задержка детерминирована и воспроизводима.
- Subclass 2: выравнивание по фронту SYNC~, экономит дорожку SYSREF, но слабее при синхронизации нескольких плат.
На практике: как только вы строите ФАР, формирование луча или многоплатную синхронизацию, сразу берите Subclass 1 + SYSREF. SYSREF — низкочастотный импульс (обычно несколько кГц), раздаваемый одновременно на АЦП и путь восстановления такта SerDes FPGA; длины дорожек SYSREF ко всем линиям должны быть согласованы до пикосекунд. Это та же идея, что и в многоплатной синхронизации PTP (см. D19): сначала глобальная опора выравнивания, потом — детерминизм.
4. Тактирование и бюджет джиттера: где проекты обычно падают
С другой стороны канала дерево тактирования — невидимый страж. Опорные такты SerDes требуют крайне низкого джиттера: обычно < 100 фс СКЗ для JESD204B 6 Гбит/с, ужесточение до < 50 фс для JESD204C выше 16 Гбит/с. Последствия:
- Нельзя питать refclk SerDes от обычного кварца — фазового шума не хватает.
- Нужен специализированный тактовый IC JESD204 (например, TI LMK04828 / ADI AD9528), формирующий такт устройства, SYSREF и опорный такт SerDes из одного низкоджиттерного VCXO/PLL.
- Тактовые дорожки — дифференциальные пары, вдали от высокоскоростных линий и коммутируемых узлов питания.
Джиттер такта выборки напрямую бьёт по SNR: ENOB от джиттера ≈ -20 log10(2π × f_in × θ_j) / 6,02. При ПЧ 700 МГц и θ_j = 100 фс: ENOB ≈ 11,7 бит; удвоение джиттера до 200 фс роняет ENOB до 10,2 бит — потеря 1,5 разряда. Полный вывод мы приводили в D8 *Clock Tree and Jitter Budget*; Treat это как жёсткое ограничение в проектах JESD204, а не «и так сойдёт».
5. PCB и бюджет канала: сколько бюджета остаётся до вывода FPGA
Линия JESD204 идёт от вывода АЦП к выводу SerDes FPGA через медь PCB, переходные отверстия, разъёмы, возможно, mezzanine FMC. Каждый сегмент ослабляет высокую частоту:
| Сегмент канала | Типичные потери @ 5 ГГц |
|---|---|
| 10 см дорожки FR-4 | -3 ~ -4 дБ |
| Одно переходное отверстие | -0,5 ~ -1 дБ |
| Разъём FMC | -1 ~ -2 дБ |
| Развязывающий AC-конденсатор | -0,2 дБ |
Общие потери должны оставаться в пределах около -15 дБ на частоте Найквиста (точное значение зависит от эквализации приёмника FPGA). GTH UltraScale+ интегрирует 4-тапный DFE, компенсирующий до -25 дБ, но ценой роста потребления и риска BER. Правило: длиннее 12 см — переходите на малоlossовый ламинат (Megtron 6 / RO4350B), а не полагайтесь на эквализацию. Поэтому платы высокоскоростного SDR размещают АЦП в пределах 5 см от FPGA, а не выносят его на кабель.
6. Три класса FPGA: смотрите на число линий и скорость
FPGA делятся на три класса по возможностям SerDes:
| Класс FPGA | Тип SerDes | Макс. скорость | Тип. число линий | Применение |
|---|---|---|---|---|
| Kintex-7 / аналог | GTP | 6,6 Гбит/с | 8–16 | 1–2 канала АЦП 250–500 Мвыб/с |
| Kintex UltraScale+ | GTH | 16 Гбит/с | 16–32 | Многоканальные 1 Гвыб/с, полный JESD204B |
| Virtex-7 / аналог | GTH-класс | 13 Гбит/с | 16–32 | Высокая плотность каналов, пром. применение |
Выбирайте не только по общему числу линий: проверьте, есть ли официальное IP-ядро JESD204 для этого FPGA. Xilinx поставляет LogiCORE JESD204B; Fudan Micro JFM7K/JFM7V совместимы; Pango Titan3 догоняет. Без IP-ядра придётся писать 8b/10b-кодирование и стейт-машину выравнивания вручную — объём работы удваивается.
7. Три платы Duyuan под три масштаба проектов
| Плата | Ресурсы SerDes | Подходящий проект JESD204 |
|---|---|---|
| DUK7325T (JFM7K325T, ¥7.999) | 16 линий GTP | 2–4 канала 250 Мвыб/с на одной плате, обучение/прототип |
| DUKU15P (XCKU15P SoM, ¥17.999) | 32 линии GTH | 8-канальный сбор 1 Гвыб/с, стенд ФАР |
| DUF7690T (JFM7VX690T, ¥24.999) | 32 линии GTH-класс | Многоканальный SDR, РЛС, длительные поставки |
Все три выводят разъёмы FMC/HPC к высокоскоростным банкам; готовые mezzanine АЦП/ЦАП (AD9371, AD9680, ADRV9009) подключаются напрямую — без переработки принципиальной схемы.
8. Практический чек-лист
В этом порядке вы избежите 80 % переделок JESD204:
- Сначала посчитайте скорость линии по M × N’ × f_s / L, потом рисуйте принципиальную схему; убедитесь, что она в окне SerDes FPGA.
- Для многоканальных проектов сразу Subclass 1 + SYSREF; не тратьте время на Subclass 0.
- Тактирование — от специализированного тактового IC JESD204, не от общего PLL; бюджет джиттера пересчитайте от f_s, оставьте запас 3 дБ.
- Сначала посчитайте потери PCB; длиннее 12 см — малоlossовый ламинат; AC-конденсаторы ставьте со стороны FPGA.
- FPGA выбирайте только при наличии IP-ядра JESD204 от вендора; не пишите стейт-машину 8b/10b с нуля.
- При выводе сначала PRBS до BER < 1e-12, потом открывайте путь данных выборки; не смотрите сразу осциллограммы.
JESD204 — это не «LVDS, только быстрее». Это система из сериализации, раздачи тактов и детерминированной задержки. Когда скорость линии верна, SYSREF согласован по длинам, а бюджет джиттера с запасом — остальное (выравнивание фаз SerDes и кадрирование) уже просто техническая работа.
Дополнительное чтение
- SDR-фронтенд: цепочка сигнала от антенны к цифровой полосе
- Дерево тактирования и бюджет джиттера
- Фазированная антенная решётка: формирование луча и сжатие импульса
